當(dāng)前，高頻、高速PCB設(shè)計(jì)已經(jīng)成為了主流，每個(gè)PCB廠的 Layout工程師都應(yīng)該熟練掌握。接下來，和大家分享硬件大牛們?cè)诟哳l高速PCB電路中的一些設(shè)計(jì)經(jīng)驗(yàn)，希望對(duì)大家有所幫助。

避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號(hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。

在設(shè)計(jì)高速PCB電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對(duì)的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離、走線寬度、PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。

一般仿真軟件會(huì)因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。